利用行为建模方法对“3-8译码器”建模和验证，要求使用case语句

3-8译码器是一种数字电路组件，它将3位二进制数转换为8个输出中的一个高电平信号。在行为建模方法中，我们会使用硬件描述语言（如Verilog或VHDL）来描述3-8译码器的行为特性，其中case语句是实现这种映射的一种有效方式。

下面是一个简单的Verilog代码示例，展示了如何利用case语句对3-8译码器进行行为建模：

module decoder3to8 (
    input wire [2:0] in,  // 3位输入
    output reg [7:0] out  // 8位输出
);

always @(in) begin
    out = 8'b00000000;  // 初始化输出为0
    case (in)
        3'b000: out[0] = 1'b1;  // 输入为0时，输出第0位为高电平
        3'b001: out[1] = 1'b1;  // 输入为1时，输出第1位为高电平
        3'b010: out[2] = 1'b1;  // 输入为2时，输出第2位为高电平
        3'b011: out[3] = 1'b1;  // 输入为3时，输出第3位为高电平
        3'b100: out[4] = 1'b1;  // 输入为4时，输出第4位为高电平
        3'b101: out[5] = 1'b1;  // 输入为5时，输出第5位为高电平
        3'b110: out[6] = 1'b1;  // 输入为6时，输出第6位为高电平
        3'b111: out[7] = 1'b1;  // 输入为7时，输出第7位为高电平
        default: out = 8'b00000000;  // 默认情况下输出为0
    endcase
end

endmodule

在这个例子中，我们定义了一个名为`decoder3to8`的模块，它接受一个3位宽的输入信号`in`，并产生一个8位宽的输出信号`out`。我们使用`always`块来描述当输入`in`变化时的行为。`case`语句根据输入的值来设置对应的输出位为高电平（1），其余位保持为低电平（0）。

这种方法的好处是直观易懂，可以直接映射输入到输出，非常适于描述译码器这类直接对应关系的电路。