Verilog HDL语言用case语句设计一个3-8译码器

下面是一个使用 case 语句设计的 3-8 译码器 Verilog HDL 代码：

module decoder_3_8(input [2:0] in, output reg [7:0] out);

always @*
begin
    case (in)
        3'b000: out = 8'b00000001;
        3'b001: out = 8'b00000010;
        3'b010: out = 8'b00000100;
        3'b011: out = 8'b00001000;
        3'b100: out = 8'b00010000;
        3'b101: out = 8'b00100000;
        3'b110: out = 8'b01000000;
        3'b111: out = 8'b10000000;
        default: out = 8'b00000000;
    endcase
end

endmodule

上述代码中，输入端口 `in` 是一个 3 位宽度的向量，用于输入译码器的控制信号。输出端口 `out` 是一个 8 位宽度的向量，用于输出译码器的译码结果。

在 `always` 块中，使用 `case` 语句对输入信号 `in` 进行判断，并根据不同的输入值设置输出信号 `out` 的值。其中，`default` 子句用于处理未匹配到任何条件的情况，即输入信号 `in` 值不在 0 到 7 的范围内时，输出信号 `out` 的值为 0。