vhdl case语句给两个值赋值

在VHDL中，使用case语句可以根据不同的条件执行不同的操作。如果要给两个值赋值，可以在case语句中使用两个分支，每个分支都赋值一个值。

以下是一个简单的例子：

process (input)
begin
    case input is
        when '0' =>
            a <= '1';
            b <= '0';
        when '1' =>
            a <= '0';
            b <= '1';
        when others =>
            a <= 'Z';
            b <= 'Z';
    end case;
end process;

在上面的例子中，当输入信号为'0'时，a被赋值为'1'，b被赋值为'0'；当输入信号为'1'时，a被赋值为'0'，b被赋值为'1'；否则，a和b都被赋值为'Z'。根据实际情况修改分支即可。

相关问题

给出真值表，写一段用到CASE语句的VHDL语言

以下是一个四输入逻辑门的真值表：

| A | B | C | D | OUT |
|---|---|---|---|-----|
| 0 | 0 | 0 | 0 | 1 |
| 0 | 0 | 0 | 1 | 0 |
| 0 | 0 | 1 | 0 | 0 |
| 0 | 0 | 1 | 1 | 1 |
| 0 | 1 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 | 1 |
| 0 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 1 | 0 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 |

下面是相应的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;

entity four_input_logic_gate is
  port (
    A, B, C, D : in  std_logic;
    OUT       : out std_logic
  );
end four_input_logic_gate;

architecture rtl of four_input_logic_gate is
begin
  process (A, B, C, D)
  begin
    case (A & B & C & D) is
      when "0000" =>
        OUT <= '1';
      when "0001" =>
        OUT <= '0';
      when "0010" =>
        OUT <= '0';
      when "0011" =>
        OUT <= '1';
      when "0100" =>
        OUT <= '0';
      when "0101" =>
        OUT <= '1';
      when "0110" =>
        OUT <= '1';
      when "0111" =>
        OUT <= '0';
      when "1000" =>
        OUT <= '0';
      when "1001" =>
        OUT <= '1';
      when "1010" =>
        OUT <= '1';
      when "1011" =>
        OUT <= '0';
      when "1100" =>
        OUT <= '1';
      when "1101" =>
        OUT <= '0';
      when "1110" =>
        OUT <= '0';
      when "1111" =>
        OUT <= '1';
    end case;
  end process;
end rtl;

这段代码中，我们使用了一个process块，来响应输入的变化。在process块中，我们使用了`case`语句，对输入进行判断，并根据真值表的结果来赋值输出。`&`符号表示逻辑与运算。

vhdl用case语句实现四选一选择器

可以使用以下代码实现四选一选择器：

entity selector is
    port (
        A : in std_logic_vector(1 downto 0);
        B : in std_logic_vector(1 downto 0);
        C : in std_logic_vector(1 downto 0);
        D : in std_logic_vector(1 downto 0);
        S : in std_logic_vector(1 downto 0);
        Y : out std_logic_vector(1 downto 0)
    );
end entity;

architecture Behavioral of selector is
begin
    process(S, A, B, C, D)
    begin
        case S is
            when "00" =>
                Y <= A;
            when "01" =>
                Y <= B;
            when "10" =>
                Y <= C;
            when "11" =>
                Y <= D;
            when others =>
                Y <= (others => 'X');
        end case;
    end process;
end architecture;

在这个例子中，我们使用了一个 `process` 进程来对输入信号 `S` 进行判断，并将对应的输出信号 `Y` 赋值为对应的输入信号 `A`、`B`、`C` 或 `D`。如果输入信号 `S` 不符合任何一个条件，输出信号 `Y` 将被赋值为 `'X'`。