verilog T flip flop

Verilog T Flip-Flop是一种基本的同步时序逻辑电路，它的名字来源于“toggle”（交替），用于存储单比特数据。T Flip-Flop有两类主要触发器：上升沿触发（Rising Edge Triggered，当输入信号从低电平变为高电平时翻转状态）和下降沿触发（ Falling Edge Triggered，反之，当输入信号从高电平变为低电平时翻转）。它由两个基本门电路组成，通常是一个NOT门和一个多路复用器（Mux），结合时钟信号（CLK）和控制信号（通常称为T）来控制存储的状态更新。

在Verilog语言中，你可以用以下结构描述一个T Flip-Flop：

module tflop (
    input wire clk,
    input wire t,      // T输入
    input wire reset,   // 置零输入
    output reg q        // 输出存储位
);
    always @(posedge clk or posedge reset) begin
        if (reset) q <= 0; // 当reset为高时，清零q
        else if (t) q <= ~q; // 如果T为高，则q取反
        else q <= q;          // 否则保持当前状态
    end
endmodule