用verilog写一个flip-flop

以下是用 Verilog 编写 D 触发器（flip-flop）的代码示例：

module d_ff(input D, input CLK, output reg Q);
    always @(posedge CLK) begin
        Q <= D;
    end
endmodule

这个 D 触发器有一个数据输入端 D，时钟输入端 CLK 和一个输出端 Q。当 CLK 上升沿到来时，数据 D 被传到 Q 中。