编写一段输入信号为5位二进制数，输出信号为8位BCD码的verilog程序。包括设计代码和测试代码

好的，以下是Verilog程序：

设计代码：

module binary_to_bcd (
  input [4:0] binary_in,
  output reg [7:0] bcd_out
);

reg [3:0] temp;

always @* begin
  temp = binary_in > 4'd9 ? 4'd0 : binary_in;
  bcd_out = {1'b0, temp > 4'd4 ? temp + 4'd3 : temp, temp > 4'd4 ? 3'b011 : 3'b000};
end

endmodule

测试代码：

module test_binary_to_bcd;

reg [4:0] binary_in;
wire [7:0] bcd_out;

binary_to_bcd dut (
  .binary_in(binary_in),
  .bcd_out(bcd_out)
);

initial begin
  $monitor("binary_in = %b, bcd_out = %b", binary_in, bcd_out);
  binary_in = 5'b00000;
  #10 binary_in = 5'b00001;
  #10 binary_in = 5'b00100;
  #10 binary_in = 5'b01011;
  #10 binary_in = 5'b11111;
  #10 $finish;
end

endmodule

测试代码中，我们定义了一个5位二进制输入端口`binary_in`和一个8位BCD码输出端口`bcd_out`。我们将设计的模块实例化为`dut`，并将输入输出端口连接到`dut`的相应端口上。

在测试代码中，我们使用initial块来模拟输入信号的变化，并使用$monitor来显示输入输出信号的值。我们首先将输入信号设置为0，然后每隔10个时间单位改变一次输入信号的值。最后，我们使用$finish指令停止仿真。

希望这个程序能够帮到你！