编写一段输入信号为5位二进制数，输出信号为8位BCD码的verilog程序。

好的，以下是一个简单的Verilog程序，可以实现输入5位二进制数，输出8位BCD码：

module bin2bcd(input [4:0] bin, output [7:0] bcd);

    always @(*)
    begin
        case(bin)
            5'b00000: bcd = 8'b00000000;
            5'b00001: bcd = 8'b00000001;
            5'b00010: bcd = 8'b00000010;
            5'b00011: bcd = 8'b00000011;
            5'b00100: bcd = 8'b00000100;
            5'b00101: bcd = 8'b00000101;
            5'b00110: bcd = 8'b00000110;
            5'b00111: bcd = 8'b00000111;
            5'b01000: bcd = 8'b00001000;
            5'b01001: bcd = 8'b00001001;
            5'b01010: bcd = 8'b00010000;
            5'b01011: bcd = 8'b00010001;
            5'b01100: bcd = 8'b00010010;
            5'b01101: bcd = 8'b00010011;
            5'b01110: bcd = 8'b00010100;
            5'b01111: bcd = 8'b00010101;
            5'b10000: bcd = 8'b00100000;
            5'b10001: bcd = 8'b00100001;
            5'b10010: bcd = 8'b00100010;
            5'b10011: bcd = 8'b00100011;
            5'b10100: bcd = 8'b00100100;
            5'b10101: bcd = 8'b00100101;
            5'b10110: bcd = 8'b00100110;
            5'b10111: bcd = 8'b00100111;
            5'b11000: bcd = 8'b00101000;
            5'b11001: bcd = 8'b00101001;
            5'b11010: bcd = 8'b00110000;
            5'b11011: bcd = 8'b00110001;
            5'b11100: bcd = 8'b00110010;
            5'b11101: bcd = 8'b00110011;
            5'b11110: bcd = 8'b00110100;
            5'b11111: bcd = 8'b00110101;
            default: bcd = 8'b00000000;
        endcase
    end

endmodule

该程序中，bin是输入的5位二进制数，bcd是输出的8位BCD码。使用case语句将输入的5位二进制数转换为相应的BCD码输出。需要注意的是，这只是一个简单的实现，实际应用中可能需要更多的复杂逻辑来实现更完整的功能。