四选一数据选择器verilog代码

下面是一个简单的四选一数据选择器的 Verilog 代码实现：

module mux4x1(input [3:0] data_in,
              input [1:0] sel,
              output reg data_out);

  always @(*) begin
    case(sel)
      2'b00: data_out = data_in[0];
      2'b01: data_out = data_in[1];
      2'b10: data_out = data_in[2];
      2'b11: data_out = data_in[3];
      default: data_out = 1'bx;
    endcase
  end

endmodule

在这个代码中，`data_in` 是一个 4 位输入端口，`sel` 是一个 2 位选择端口，`data_out` 是一个输出端口。`case` 语句根据 `sel` 端口的值选择一个输入端口，并将其输出到 `data_out` 端口。如果 `sel` 的值不在 0 到 3 的范围内，则将 `data_out` 置为未知状态 `1'bx`。