四选一数据选择器verilog条件语句

Verilog中的四选一数据选择器可以使用条件语句if-else来实现。示例代码如下：

module mux4(select, in0, in1, in2, in3, out);
    input [1:0] select;
    input in0, in1, in2, in3;
    output out;
    
    reg out_reg;
    
    always @(*) begin
        if(select == 2'b00) begin
            out_reg = in0;
        end else if(select == 2'b01) begin
            out_reg = in1;
        end else if(select == 2'b10) begin
            out_reg = in2;
        end else if(select == 2'b11) begin
            out_reg = in3;
        end
    end
    
    assign out = out_reg;
    
endmodule

在上述代码中，使用了if-else条件语句来判断选择信号select的值，从而决定输出的值out_reg为哪个输入信号。最终使用assign语句将out_reg赋值给输出信号out。