带参数的verilog模块例化

在Verilog HDL中，带参数的模块实例化允许你在创建模块实例时指定特定的参数值。这通常用于通用设计，比如定义一个通用的加法器模块，其操作数大小可以根据需要动态改变。参数是在模块定义时声明的，并在实例化时通过花括号{}传入。

例如，假设我们有一个名为`Adder`的模块，它接受两个整数作为参数：

module Adder #(parameter WIDTH = 8) (
    input [WIDTH-1:0] a,
    input [WIDTH-1:0] b,
    output reg [WIDTH-1:0] sum
);
// ... 模块体内的逻辑实现...
endmodule

在这个例子中，`WIDTH`是一个参数，它的默认值是8。当你想要实例化这个模块时，你可以提供不同的宽度值：

// 实例化Adder模块，宽度为16
adder_16_sum = Adder #(.WIDTH(16)) (
    .a(a_data),
    .b(b_data),
    .sum(sum_output)
);

在这个实例化中，`adder_16_sum`就是`Adder`模块的一个实例，输入`a_data`和`b_data`，并且计算的结果会存储到`sum_output`中。