用verilog写4bit全加器

下面是用 Verilog 语言写的 4 位全加器：

module FullAdder4bit (
    input [3:0] A,
    input [3:0] B,
    input Cin,
    output [3:0] S,
    output Cout
);

wire [3:0] Sum;
wire C1, C2;

FullAdder FA0(A[0], B[0], Cin, Sum[0], C1);
FullAdder FA1(A[1], B[1], C1, Sum[1], C2);
FullAdder FA2(A[2], B[2], C2, Sum[2], Cout);
FullAdder FA3(A[3], B[3], Cout, Sum[3], Cout);

assign S = Sum;

endmodule

module FullAdder (
    input A,
    input B,
    input Cin,
    output S,
    output Cout
);

assign S = A ^ B ^ Cin;
assign Cout = (A & B) | (A & Cin) | (B & Cin);

endmodule

这个模块包含了一个 4 位全加器的实现，和一个单个全加器的实现。在 4 位全加器中，我们使用了 4 个单独的全加器来完成加法运算。每个单独的全加器都由三个输入（A、B 和 Cin）和两个输出（S 和 Cout）组成。S 代表当前位的和，Cout 代表进位。最后，我们将每个单独全加器的输出连接起来，形成一个完整的 4 位全加器。