verilog设计4bit全加器的代码

以下是一个基本的 4 位全加器的 Verilog 代码：

module full_adder_4bit(
  input [3:0] A,
  input [3:0] B,
  input Cin,
  output [3:0] S,
  output Cout
);

  wire [3:0] s;
  wire c1, c2, c3;

  full_adder fa0(A[0], B[0], Cin, s[0], c1);
  full_adder fa1(A[1], B[1], c1, s[1], c2);
  full_adder fa2(A[2], B[2], c2, s[2], c3);
  full_adder fa3(A[3], B[3], c3, s[3], Cout);

  assign S = s;

endmodule


module full_adder(
  input a,
  input b,
  input Cin,
  output S,
  output Cout
);

  assign S = a ^ b ^ Cin;
  assign Cout = (a & b) | (a & Cin) | (b & Cin);

endmodule

这个设计使用了四个 full_adder 模块，分别用于计算每一位的和以及进位。注意，每个 full_adder 模块都有一个输出进位信号 Cout，而 4 位全加器的最终进位信号是通过串联这些模块的进位信号得到的。