使用 Verilog HDL语言设计2选1多路选择器。编写仿真代码进行测试，将该工程并生成 IP 核。

好的，以下是具体步骤：

1. 打开Vivado，创建一个新工程。

2. 在工程中创建一个新的Verilog HDL模块，用于实现2选1多路选择器。代码如下：

module mux_2to1(
    input in0,
    input in1,
    input select,
    output reg out
);
    always @(select, in0, in1) begin
        if(select == 1'b0) begin
            out = in0;
        end else begin
            out = in1;
        end
    end
endmodule

在上述代码中，使用了always块对输入信号进行判断，根据选择信号select的值来决定输出信号out的值。

3. 编写仿真测试代码，对2选1多路选择器模块进行仿真测试。代码如下：

module mux_2to1_tb();
    reg in0, in1, select;
    wire out;
    
    mux_2to1 mux(
        .in0(in0),
        .in1(in1),
        .select(select),
        .out(out)
    );
    
    initial begin
        in0 = 1'b0; in1 = 1'b0; select = 1'b0;
        #10 select = 1'b1; in0 = 1'b0; in1 = 1'b1;
        #10 select = 1'b0; in0 = 1'b1; in1 = 1'b0;
        #10 select = 1'b1; in0 = 1'b1; in1 = 1'b1;
        #10 $finish;
    end
    
endmodule

在上述代码中，实例化了2选1多路选择器模块，并对输入信号进行赋值和选择。使用initial块对输入信号进行赋值，并验证输出信号是否正确。

4. 在Vivado中生成2选1多路选择器模块的IP核。在左侧菜单栏中选择“IP Integrator”，创建一个新的IP核，将2选1多路选择器模块添加到IP核中。完成后可以将该IP核保存为IP库，方便后续使用。

5. 将生成的IP核添加到设计中，进行综合、布局布线和生成Bitstream文件等操作。

完成以上步骤后，可以对设计进行验证。如果设计中出现错误或者警告，需要及时进行修改。最终生成的Bitstream文件可以下载到目标板中进行验证。