verilog实现二进制转格雷码并编写testbench文件

以下是 Verilog 实现二进制转格雷码的代码，以及对应的 testbench 文件。

module binary_to_gray(input [7:0] binary, output reg [7:0] gray);

    always @(*) begin
        gray[7] = binary[7];
        gray[6] = binary[7] ^ binary[6];
        gray[5] = binary[6] ^ binary[5];
        gray[4] = binary[5] ^ binary[4];
        gray[3] = binary[4] ^ binary[3];
        gray[2] = binary[3] ^ binary[2];
        gray[1] = binary[2] ^ binary[1];
        gray[0] = binary[1] ^ binary[0];
    end

endmodule

接下来是对应的 testbench 文件：

module binary_to_gray_tb;

    reg [7:0] binary;
    wire [7:0] gray;

    binary_to_gray dut(
        .binary(binary),
        .gray(gray)
    );

    initial begin
        $monitor("binary = %b, gray = %b", binary, gray);
        binary = 8'b00000000;
        #10 binary = 8'b00000001;
        #10 binary = 8'b00000011;
        #10 binary = 8'b00000110;
        #10 binary = 8'b00000111;
        #10 binary = 8'b00001111;
        #10 binary = 8'b00011111;
        #10 binary = 8'b11111111;
        #10 $finish;
    end

endmodule

在 testbench 文件中，我们使用了 $monitor 函数来打印模块的输入输出。接下来我们分别将二进制数赋值给模块输入，并在每次赋值后等待一段时间，以便我们能够观察到模块的输出。最后使用 $finish 函数结束仿真。