vivado fifo代码

以下是一个简单的 Vivado FIFO 代码示例：

module fifo (
  input wire clk,
  input wire rst,
  input wire wr_en,
  input wire rd_en,
  input wire [DATA_WIDTH-1:0] wr_data,
  output reg [DATA_WIDTH-1:0] rd_data,
  output reg empty,
  output reg full
);

parameter DEPTH = 16; // FIFO深度
parameter DATA_WIDTH = 8; // 数据宽度

reg [DEPTH-1:0] mem [DATA_WIDTH-1:0];
reg [DEPTH-1:0] wr_ptr, rd_ptr;
reg [DEPTH-2:0] count;

assign empty = (count == 0);
assign full = (count == DEPTH-1);

always @(posedge clk) begin
  if (rst) begin
    wr_ptr <= 0;
    rd_ptr <= 0;
    count <= 0;
    rd_data <= 0;
  end else begin
    if (wr_en && !full) begin
      mem[wr_ptr] <= wr_data;
      wr_ptr <= wr_ptr + 1;
      count <= count + 1;
    end
    if (rd_en && !empty) begin
      rd_data <= mem[rd_ptr];
      rd_ptr <= rd_ptr + 1;
      count <= count - 1;
    end
  end
end

endmodule

这是一个简单的带有写入和读取功能的异步FIFO模块。它包含一个存储器数组 `mem`，一个写指针 `wr_ptr`，一个读指针 `rd_ptr`，以及一个计数器 `count` 来跟踪FIFO中的元素数量。在时钟的上升沿触发下，根据写使能信号 `wr_en` 和读使能信号 `rd_en` 的状态，数据将被写入或读取。当FIFO为空时，`empty` 信号为高电平，当FIFO为满时，`full` 信号为高电平。

请注意，此代码示例仅用于演示目的，并可能需要根据特定的设计要求进行修改和适应。