verilog中when

在Verilog中，`when`通常用于结合`generate`语句，用于生成特定的硬件电路结构。`when`语句用于指定在满足一定条件时生成特定的硬件电路结构。`when`语句通常与`generate`语句一起使用，用于根据条件生成不同的硬件电路结构。

例如，以下代码使用了`generate`和`when`语句，用于生成一个选择器电路：

generate
  if (sel == 0) begin : WHEN_SEL_0
    assign out = in1;
  end
  else begin : WHEN_SEL_1
    assign out = in2;
  end
endgenerate

在上面的代码中，`when`语句没有被显式使用，但它隐含在了`generate`语句中。`when`语句的条件是`if(sel==0)`和`else`语句。如果`sel`的值为0，则生成一个电路，该电路将`out`连接到`in1`。如果`sel`的值为1，则生成另一个电路，该电路将`out`连接到`in2`。

需要注意的是，`when`语句只能在`generate`语句中使用，用于生成硬件电路结构。在普通的Verilog语句中，不能使用`when`语句。