用Verilog写一个4位的寄存器R，要求用并行赋值，和串行赋值，请分别用 （1）阻塞赋值 （2）非阻塞赋值 要求：电路和测试代码，以及相应的测试波形。

在Verilog语言中，你可以使用`reg`关键字来定义一个可变存储单元，如一个4位的寄存器。以下是两个示例，分别展示了如何用阻塞赋值（Blocking Assignment）和非阻塞赋值（Non-blocking Assignment）来操作这个寄存器。

**1. 阻塞赋值（Blocking Assignment）**

module four_bit_register (
    input wire clk, // 全局时钟信号
    input wire [3:0] data_in, // 输入数据
    output reg [3:0] data_out // 输出数据
);

// 定义寄存器结构
reg [3:0] register_value;

always @(posedge clk) begin
    // 并行赋值：阻塞赋值，等待时钟上升沿
    data_out <= data_in; // 当时钟上升沿到来，数据从data_in直接赋给register_value
end

// 测试代码 (假设testbench)
initial begin
    $dumpfile("output.vcd");
    $dumpvars(0, four_bit_register);
    
    // ...其他测试代码...

    #50; // 等待一段时间，然后改变输入数据
    data_in = 8'b1010; // 设置输入为1010
    
    #50; // 再次触发时钟上升沿读取新的值
    $finish;
end

**2. 非阻塞赋值（Non-blocking Assignment）**

module four_bit_register_nonblocking (
    input wire clk,
    input wire [3:0] data_in,
    output reg [3:0] data_out
);

// 同样，非阻塞赋值在always块内使用_
reg [3:0] _temp_data;

always @(posedge clk) begin
    // 使用_前缀防止与data_out冲突，非阻塞赋值
    data_out <= _temp_data; // 数据更新会在下一个时钟周期生效
    _temp_data <= data_in; // 当时钟上升沿到来，临时存储data_in的新值
end

// ...其他测试代码...

**相关问题--:**
1. Verilog中的阻塞赋值和非阻塞赋值有何区别？
2. 如何在测试代码中验证寄存器的行为？
3. 在实际设计中，何时会选择使用阻塞赋值而非非阻塞赋值？