编写veriloghdl模块，能够检出数据流中含有数据（10111）的个数（计数范围1-99）

以下是一个简单的Verilog HDL模块，用于检测数据流中包含10111的个数：

module data_counter(
    input clk,
    input reset,
    input data_in,
    output reg [6:0] count
);

reg [4:0] state;
reg [4:0] next_state;

parameter IDLE = 3'b000;
parameter START = 3'b001;
parameter FOUND = 3'b010;
parameter ERROR = 3'b011;

always @(posedge clk, negedge reset) begin
    if (reset == 0) begin
        state <= IDLE;
        count <= 0;
    end else begin
        state <= next_state;
        if (next_state == FOUND) begin
            count <= count + 1;
        end
    end
end

always @(*) begin
    case (state)
        IDLE: begin
            if (data_in == 1'b1) begin
                next_state = START;
            end else begin
                next_state = IDLE;
            end
        end
        START: begin
            if (data_in == 1'b0) begin
                next_state = IDLE;
            end else begin
                next_state = FOUND;
            end
        end
        FOUND: begin
            if (data_in == 1'b1) begin
                next_state = FOUND;
            end else begin
                next_state = ERROR;
            end
        end
        ERROR: begin
            if (data_in == 1'b1) begin
                next_state = START;
            end else begin
                next_state = IDLE;
            end
        end
    endcase
end

endmodule

这个模块使用有限状态机来检测数据流中包含的10111的个数。它有一个时钟输入，一个复位输入，一个数据输入和一个计数输出。当检测到数据流中包含10111时，计数器会增加。计数器的范围是1到99，因为它是一个7位寄存器。