psel应该是1bit

非常抱歉，我之前的回答有误。你是正确的，`apb_psel`应该是1位（1-bit）而不是2位。以下是修正后的代码：

module apb_master (
  input clk,
  input reset,
  output reg [31:0] apb_addr,
  output reg [31:0] apb_wdata,
  output reg apb_psel,
  output reg apb_penable,
  input [31:0] apb_rdata,
  input apb_pready
);

  // 状态定义
  reg [1:0] state;
  parameter IDLE = 2'b00;
  parameter WRITE = 2'b01;
  parameter READ = 2'b10;

  // 内部寄存器
  reg [31:0] addr_reg;
  reg [31:0] wdata_reg;
  reg penable_reg;

  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= IDLE;
    end else begin
      case (state)
        IDLE:
          if (apb_psel) begin
            addr_reg <= apb_addr;
            wdata_reg <= apb_wdata;
            penable_reg <= apb_penable;
            state <= WRITE;
          end else begin
            state <= READ;
          end
        WRITE:
          if (apb_pready) begin
            state <= IDLE;
          end
        READ:
          if (apb_pready) begin
            state <= IDLE;
          end
      endcase
    end
  end

  // 输出寄存器
  assign apb_addr = addr_reg;
  assign apb_wdata = wdata_reg;
  assign apb_penable = penable_reg;

endmodule

修正后的代码中，`apb_psel`被修改为1位，并且在状态转换时进行了相应的调整。请注意，这只是一个示例代码，具体实现可能会根据具体的APB规范和需求进行调整。