用verilog做一个 1s计数器

在Verilog中设计一个1秒（1000毫秒）计数器通常会使用钟控寄存器（Counter with a clock）以及适当的延迟来实现。这是一个基本的步骤：

1. **模块声明**：
首先，我们需要定义一个模块，例如`oneSecCounter`，它包含输入时钟`clk`、复位信号`rst`和一个输出变量`count`来存储当前的计数值。

module oneSecCounter (
    input wire clk,
    input wire rst,
    output reg [9:0] count // 10位计数器，最多可以表示1000ms（二进制）
);

2. **计数逻辑**：
使用异步复位和同步计数的方式。当`rst`为低电平时，计数器归零；每当`clk`上升沿到来时，计数加一。

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 0; // 当rst为高时清零计数器
    end else if (!rst) begin
        if (count < 1023) begin // 1023对应1000ms，因为是无符号数
            count <= count + 1;
        end else
            count <= 0; // 超过最大值后重置
    end
end

3. **完整模块**：
将上述逻辑组合起来，形成完整的`oneSecCounter`模块。

module oneSecCounter (
    input wire clk,
    input wire rst,
    output reg [9:0] count
);

// 计数逻辑
always @(posedge clk or posedge rst) begin
    if (rst)
        count <= 0;
    else if (!rst)
        count <= count + (clk'event && clk); // 使用posedge clk条件更新计数
end

endmodule