makefile verilog

### 配置Makefile以处理Verilog文件

为了使`Makefile`能够有效地管理Verilog项目的构建过程，通常需要设置特定的目标和变量来指定源文件的位置、编译选项以及最终生成的二进制或仿真模型路径。

#### 设置全局变量
定义一些常用的变量可以简化后续规则编写，并提高可维护性：

VERILOG_SRCS := $(wildcard *.v)  # 自动收集当前目录下的所有 .v 文件作为源码列表
TOP_MODULE    = Max2              # 设定顶层模块名称
BUILD_DIR     = build             # 输出文件夹位置
VCD_FILE      = ${BUILD_DIR}/${TOP_MODULE}.vcd  # 波形记录文件名
EXE_FILE      = ${BUILD_DIR}/sim_${TOP_MODULE}  # 可执行模拟器的名字

#### 编写通用规则
接下来创建几个基本规则用于清理旧数据、准备环境、调用Verilator进行C++代码转换并完成链接工作：

.PHONY: all clean run

all: dirs ${EXE_FILE}

dirs:
	mkdir -p ${BUILD_DIR}

clean:
	rm -rf ${BUILD_DIR}
	find . -name "*.cpp" ! -path "./${BUILD_DIR}" | xargs rm -f
	find . -name "*.h"   ! -path "./${BUILD_DIR}" | xargs rm -f

run: ${EXE_FILE}
	./${EXE_FILE}

${EXE_FILE}: verilate
	cd ${BUILD_DIR}; \
	cmake ..; \
	make -j8;

verilate: ${VERILOG_SRCS}
	verilator --cc ${TOP_MODULE}.v --exe sim_main.cpp --top-module=${TOP_MODULE} --trace --Mdir=${BUILD_DIR}

上述脚本中包含了几个重要部分：
- `$(wildcard)`函数用来自动匹配符合条件的文件；
- 使用`${}`语法引用之前声明过的变量；
- `.PHONY`关键字告诉GNU Make某些目标不是实际存在的文件而是逻辑上的操作；
- `${EXE_FILE}`依赖于`verilate`这个自定义步骤，在这里会触发Verilator工具将`.v`格式的设计描述转化为对应的C++实现[^1]；

此外还加入了简单的运行测试环节(`run`)以便快速验证结果正确与否。注意这里的`sim_main.cpp`应该由开发者自行提供，它负责初始化硬件平台并与用户交互。