用verilog 设计一个三选一选择器

在Verilog设计中，一个三选一选择器（Multiplexer，也称为MUX）通常是一个数字逻辑门电路，它接受三个输入信号（有时包括额外的一个控制信号），并通过控制信号的选择来决定将哪个输入作为输出。下面是创建一个基本的三选一选择器的基本步骤：

module mux_3to1 (
    input wire [Width-1:0] inputs,   // 三个输入信号，Width表示位宽
    input wire select,               // 控制信号，一般为二进制，00选择第一个输入，01选择第二个，10选择第三个
    output reg [Width-1:0] output   // 输出信号
);

// 内部组合逻辑，通过与非门实现
always @* begin
    if (select == 0) begin
        output = inputs[0];  // 当select=0时，选择inputs[0]
    end else if (select == 1) begin
        output = inputs[1];
    end else if (select == 2) begin
        output = inputs[2];
    end
end

endmodule

在这个模块中，`inputs`、`select`和`output`都是端口，分别代表输入数据、选择信号和输出。`Width`是你希望选择器支持的最大位宽。