用Verilog语言编写一个54阶fir滤波器代码

以下是一个基于 Verilog 语言的 54 阶 FIR 滤波器的代码示例：

module fir_filter (
  input clk,
  input rst,
  input signed [15:0] data_in,
  output signed [15:0] data_out
);

parameter WIDTH = 16;
parameter DEPTH = 54;

reg signed [WIDTH-1:0] taps [0:DEPTH-1];
reg signed [WIDTH-1:0] delay_line [0:DEPTH-1];
reg signed [WIDTH*2-1:0] acc;

integer i;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    for (i = 0; i < DEPTH; i = i + 1) begin
      taps[i] <= 0;
      delay_line[i] <= 0;
    end
    acc <= 0;
  end else begin
    for (i = DEPTH-1; i > 0; i = i - 1) begin
      taps[i] <= taps[i-1];
      delay_line[i] <= delay_line[i-1];
    end
    taps[0] <= data_in;
    delay_line[0] <= taps[DEPTH-1];
    acc <= 0;
    for (i = 0; i < DEPTH; i = i + 1) begin
      acc <= acc + delay_line[i] * taps[i];
    end
    data_out <= acc[WIDTH-1:0];
  end
end

endmodule

该代码使用 `clk` 和 `rst` 输入信号进行时钟同步和复位操作，使用 `data_in` 和 `data_out` 输入和输出信号进行数据传输。`WIDTH` 参数定义数据宽度，`DEPTH` 参数定义滤波器的阶数。该代码使用了一个简单的移位寄存器实现延迟线，使用累加器计算滤波器的输出。