用Verilog HDL设计一个数码管动态扫描显示控制电路，能够控制六位数码管“同时”显示不同数字。 （1）基本要求（必须完成）：用开发板上六个数码管分别显示0、1、2、3、4、5六个数字。要求位置正确，显示清晰稳定。 （2）较高要求（可选）：用1个按钮开关S1做为复位端。当按钮开关为高电平‘1’时，数码管按基本要求显示；当按钮开关为低电平‘0’时，上述六个数码管均“清零，即全显示数字0。

很高兴回答你的问题，让我来解答一下。

首先，Verilog HDL是一种硬件描述语言，用于设计数字电路和系统。在这个问题中，我们需要用Verilog HDL设计一个数码管动态扫描显示控制电路，能够控制六位数码管“同时”显示不同数字。

以下是一个可能的Verilog HDL代码实现，可以实现基本要求和较高要求：

//定义模块
module display_controller(input clk,reset,output [5:0] display);

//定义计数器
reg [25:0] counter;

//定义数字
reg [5:0] num1;
reg [5:0] num2;
reg [5:0] num3;
reg [5:0] num4;
reg [5:0] num5;
reg [5:0] num6;

//复位
always @(posedge clk or negedge reset) begin
    if(reset == 0) begin
        counter <= 0;
        num1 <= 6'b000000;
        num2 <= 6'b000000;
        num3 <= 6'b000000;
        num4 <= 6'b000000;
        num5 <= 6'b000000;
        num6 <= 6'b000000;
    end else begin
        counter <= counter + 1;
        if(counter == 26'h1F4) begin
            counter <= 0;
        end
    end
end

//分配数字
always @(posedge clk or negedge reset) begin
    if(reset == 0) begin
        num1 <= 6'b000000;
        num2 <= 6'b000000;
        num3 <= 6'b000000;
        num4 <= 6'b000000;
        num5 <= 6'b000000;
        num6 <= 6'b000000;
    end else begin
        case(counter[23:0])
            0   : begin num1 <= 6'b011111; num2 <= 6'b000011; num3 <= 6'b101101; num4 <= 6'b100111; num5 <= 6'b110011; num6 <= 6'b110110; end
            1   : begin num1 <= 6'b000001; num2 <= 6'b000110; num3 <= 6'b001001; num4 <= 6'b001001; num5 <= 6'b001111; num6 <= 6'b001001; end
            2   : begin num1 <= 6'b101111; num2 <= 6'b000110; num3 <= 6'b110111; num4 <= 6'b100110; num5 <= 6'b111011; num6 <= 6'b100111; end
            3   : begin num1 <= 6'b100111; num2 <= 6'b000110; num3 <= 6'b110101; num4 <= 6'b101111; num5 <= 6'b111001; num6 <= 6'b111001; end
            4   : begin num1 <= 6'b110001; num2 <= 6'b000011; num3 <= 6'b110110; num4 <= 6'b001001; num5 <= 6'b001111; num6 <= 6'b001001; end
            5   : begin num1 <= 6'b110111; num2 <= 6'b000110; num3 <= 6'b111011; num4 <= 6'b101111; num5 <= 6'b110110; num6 <= 6'b100111; end
            6   : begin num1 <= 6'b111111; num2 <= 6'b000110; num3 <= 6'b111011; num4 <= 6'b101111; num5 <= 6'b110110; num6 <= 6'b110111; end
            7   : begin num1 <= 6'b000111; num2 <= 6'b000110; num3 <= 6'b101101; num4 <= 6'b001001; num5 <= 6'b001111; num6 <= 6'b001001; end
            8   : begin num1 <= 6'b111111; num2 <= 6'b000110; num3 <= 6'b111111; num4 <= 6'b101111; num5 <= 6'b110110; num6 <= 6'b110111; end
            9   : begin num1 <= 6'b110111; num2 <= 6'b000110; num3 <= 6'b111101; num4 <= 6'b101111; num5 <= 6'b111001; num6 <= 6'b001001; end
            default : begin num1 <= 6'b000000; num2 <= 6'b000000; num3 <= 6'b000000; num4 <= 6'b000000; num5 <= 6'b000000; num6 <= 6'b000000; end
        endcase
    end
end

//数码管显示
assign display[0] = num1[0];
assign display[1] = num2[0];
assign display[2] = num3[0];
assign display[3] = num4[0];
assign display[4] = num5[0];
assign display[5] = num6[0];

endmodule

上述代码中，我们定义了一个模块，其中包含了一个时钟输入clk、一个复位输入reset和一个六位数码管输出display。我们还定义了一个计数器counter，用于控制数码管的扫描速度和分配数字。在复位时，我们将计数器和数字全部清零。在时钟上升沿时，计数器加1，并通过case语句将数字分配给每个数码管。

在基本要求中，我们只需按照要求分配数字即可。在较高要求中，我们还需要添加复位功能。我们将一个按钮开关S1连接到reset输入上，当按钮开关为高电平‘1’时，数码管按基本要求显示；当按钮开关为低电平‘0’时，上述六个数码管均“清零，即全显示数字0。

希望这个Verilog HDL代码对你有所帮助。如果有其他问题，请随时问我。