Verilog设计一个12进制计数器，需要在数码管上显示计数值两位数00-11，时钟脉冲通过按键开关设计，电路的输入信号en进行清零。写出源程序、仿真程序，并注释每一句，要求写出管脚配置。

以下是Verilog设计一个12进制计数器的源程序：

module counter(
    input clk, // 时钟信号
    input en, // 清零信号
    output reg [3:0] count, // 计数器输出
    output reg [6:0] display // 数码管显示输出
);

reg [3:0] next_count; // 计数器下一个状态

// 12进制计数器
always @ (posedge clk or negedge en) begin
    if (~en) // 清零信号
        next_count <= 4'b0000;
    else if (count == 4'hB) // 计数到11后回到0
        next_count <= 4'b0000;
    else
        next_count <= count + 1; // 计数器加1
end

// 数码管显示
always @ (count) begin
    case (count)
        4'h0: display <= 7'b1000000; // 数字0
        4'h1: display <= 7'b1111001; // 数字1
        4'h2: display <= 7'b0100100; // 数字2
        4'h3: display <= 7'b0110000; // 数字3
        4'h4: display <= 7'b0011001; // 数字4
        4'h5: display <= 7'b0010010; // 数字5
        4'h6: display <= 7'b0000010; // 数字6
        4'h7: display <= 7'b1111000; // 数字7
        4'h8: display <= 7'b0000000; // 数字8
        4'h9: display <= 7'b0010000; // 数字9
        4'hA: display <= 7'b0001000; // 数字10
        4'hB: display <= 7'b0000011; // 数字11
        default: display <= 7'b1111111; // 错误
    endcase
end

// 计数器输出
always @ (next_count) begin
    count <= next_count;
end

endmodule

下面是仿真程序：

module counter_tb;

reg clk;
reg en;
wire [3:0] count;
wire [6:0] display;

counter uut(
    .clk(clk),
    .en(en),
    .count(count),
    .display(display)
);

// 时钟脉冲
always #10 clk = ~clk;

// 测试清零
initial begin
    clk = 0;
    en = 0;
    #20 en = 1;
    #20 en = 0;
    #20 en = 1;
    #20 en = 0;
    #20 $finish;
end

// 显示输出
always @ (display) begin
    #1 $display("Count Value: %d, Display Value: %b", count, display);
end

endmodule

注释如下：

- 第1~4行：定义模块`counter`，包含时钟信号`clk`、清零信号`en`、计数器输出`count`和数码管显示输出`display`。
- 第6~8行：定义计数器下一个状态`next_count`。
- 第10~19行：12进制计数器的实现。当收到清零信号时，计数器清零；当计数到11时，计数器回到0；否则，计数器加1。
- 第21~32行：数码管显示的实现。根据计数器输出的值，选择对应的数码管显示输出。
- 第34~36行：计数器输出的实现。
- 第38~52行：仿真模块`counter_tb`，包含时钟信号`clk`、清零信号`en`、计数器输出`count`和数码管显示输出`display`。
- 第54~64行：时钟脉冲的实现，每10个时间单位翻转一次。
- 第66~76行：测试清零的实现，先将清零信号置为0，然后在20个时间单位后置为1，再在20个时间单位后置为0，然后再次置为1，最后在20个时间单位后结束仿真。
- 第78~81行：显示输出的实现，每当数码管显示输出改变时，就打印计数器输出和数码管显示输出的值。