使用verilog语言实现基于FPGA的数字钟电路设计，要求1.设计一个数字钟2.具有时，分，秒计数显示功能，以24小时循环计时，时间均在数码管上完成显示3.具有清零，调节小时，分钟功能4.具有整点报时功能，给出设计文档代码，仿真激励文件代码，约束文件代码。

根据提供的引用内容，我们可以了解到使用Verilog语言和Quartus II平台可以实现基于FPGA的数字钟电路设计。下面是一个大致的设计思路：

1.设计一个数字钟，需要使用时钟信号作为输入，同时需要一个复位信号用于初始化电路。
2.设计计数器模块，分别计数时、分、秒，并将计数结果存储在寄存器中。
3.设计数码管驱动模块，将寄存器中的计数结果转换为数码管上的显示。
4.设计清零模块，用于清零时、分、秒计数器。
5.设计调节小时、分钟模块，用于调节时、分计数器的值。
6.设计整点报时模块，用于在整点时刻触发报时功能。

下面是一个大致的Verilog代码框架：

module digital_clock(clk, rst, hour, minute, second, reset, adjust_hour, adjust_minute, alarm);

input clk, rst, reset, adjust_hour, adjust_minute, alarm;
output [3:0] hour, minute, second;

// 计数器模块
reg [3:0] hour_count, minute_count, second_count;
always @(posedge clk or posedge rst) begin
    if (rst) begin
        hour_count <= 0;
        minute_count <= 0;
        second_count <= 0;
    end else begin
        if (second_count == 59) begin
            second_count <= 0;
            if (minute_count == 59) begin
                minute_count <= 0;
                if (hour_count == 23) begin
                    hour_count <= 0;                end else begin
                    hour_count <= hour_count + 1;
                end
            end else begin
                minute_count <= minute_count + 1;
            end
        end else begin
            second_count <= second_count + 1;
        end
    end
end

// 数码管驱动模块
reg [6:0] display;
always @(hour_count, minute_count, second_count) begin
    // 将计数器的值转换为数码管上的显示
    // ...
end

// 清零模块
always @(posedge clk or posedge reset) begin
    if (reset) begin
        hour_count <= 0;
        minute_count <= 0;
        second_count <= 0;
    end
end

// 调节小时、分钟模块
always @(posedge clk) begin
    if (adjust_hour) begin
        // 调节小时计数器的值
        // ...
    end
    if (adjust_minute) begin
        // 调节分钟计数器的值
        // ...
    end
end

// 整点报时模块
always @(posedge clk) begin
    if (alarm) begin
        // 在整点时刻触发报时功能
        // ...
    end
end

endmodule

设计文档、代码、仿真激励文件和约束文件的具体实现需要根据具体的FPGA型号和开发板进行调整。可以参考Quartus II的官方文档进行具体实现。