Verilog写一个定义一个5位的移位寄存器，读10010

下面是一个使用 Verilog 定义的 5 位移位寄存器，读取 10010 的示例代码：

module shift_reg(
    input clk,
    input rst,
    input shift,
    input data_in,
    output reg [4:0] data_out
);

reg [4:0] reg_data;

always @(posedge clk) begin
    if(rst) begin
        reg_data <= 5'b0;
    end else if(shift) begin
        reg_data <= {reg_data[3:0], data_in};
    end
end

assign data_out = reg_data;

initial begin
    #1 data_in = 1;
    #1 shift = 1;
    #1 data_in = 0;
    #1 shift = 1;
    #1 data_in = 0;
    #1 shift = 1;
    #1 data_in = 1;
    #1 shift = 1;
    #1 data_in = 0;
end

endmodule

首先，我们在模块中添加了一个初始块，用于在仿真开始时向寄存器中写入数据。在这个例子中，我们将 10010 依次存储到寄存器中，从高位到低位依次存储。具体来说，我们将数据输入信号 `data_in` 设置为 1、0、0、1、0，并将移位信号 `shift` 依次设置为高电平，以便将数据依次存储到寄存器中。

然后，在时钟上升沿时，如果复位信号为高电平，则寄存器清零；否则，如果移位信号为高电平，则将数据输入信号移位并存储到寄存器中。最后，将寄存器中的数据输出到数据输出信号 `data_out` 中。在这个例子中，我们将 `data_out` 直接连接到寄存器中的数据，以便在仿真结束时读取寄存器中的数据。