用verilog语言帮我写一个简单的3位移位寄存器

好的，以下是一个简单的3位移位寄存器的Verilog代码：

module shift_register(
  input clk,
  input reset,
  input shift_in,
  output reg [2:0] q
);

  always @(posedge clk, posedge reset) begin
    if(reset) begin
      q <= 0;
    end else begin
      q <= {q[1:0], shift_in};
    end
  end

endmodule

在这个代码中，我们定义了一个模块名为 shift_register。它有三个输入：时钟信号 clk，复位信号 reset，和一个用于移位的输入信号 shift_in。输出为一个3位的寄存器 q。

在 always 块中，我们根据时钟信号 clk 和复位信号 reset 触发移位操作。如果复位信号 reset 为高电平，则将寄存器清零。如果复位信号 reset 为低电平，则将寄存器中的值往左移一位，并将输入信号 shift_in 放在最低位。

注意，这只是一个简单的示例代码，可能需要根据实际情况进行修改。