帮我用verilog语言：设计一个长度为453的移位寄存器，一个时钟周期内可以输出九个数据

module shift_reg(
input clk, // 时钟信号
input rst, // 复位信号
output reg [8:0] data_out // 输出信号
);

reg [452:0] reg_data; // 寄存器数据

always @(posedge clk or negedge rst) begin
if (rst == 0) begin
reg_data <= 453'b0; // 复位时将所有位清零
end else begin
reg_data[452:1] <= reg_data[451:0]; // 数据向左移1位
reg_data[0] <= 1; // 将最右侧的bit设为1
end
end

// 每个时钟周期输出9个数据
always @(posedge clk) begin
if (reg_data[8:0] == 9'b111111111) begin
data_out <= 9'b111111111; // 输出9'b111111111
end else begin
data_out <= 9'b0; // 输出0
end
end

endmodule