七段数码管静态显示verilog

以下是七段数码管静态显示的 Verilog 代码示例：

module seven_segment_display(
    input [3:0] digit, // 4-bit input representing the digit to be displayed
    output reg [6:0] segments // 7-bit output representing the segments to be illuminated
);

always @(*) begin
    case(digit)
        4'b0000: segments = 7'b1000000; // digit 0
        4'b0001: segments = 7'b1111001; // digit 1
        4'b0010: segments = 7'b0100100; // digit 2
        4'b0011: segments = 7'b0110000; // digit 3
        4'b0100: segments = 7'b0011001; // digit 4
        4'b0101: segments = 7'b0010010; // digit 5
        4'b0110: segments = 7'b0000010; // digit 6
        4'b0111: segments = 7'b1111000; // digit 7
        4'b1000: segments = 7'b0000000; // digit 8
        4'b1001: segments = 7'b0011000; // digit 9
        default: segments = 7'b1111111; // no digit illuminated
    endcase
end

endmodule

在此示例中，`digit` 输入是一个 4 位二进制数，表示要显示的数字。`segments` 输出是一个 7 位二进制数，表示要点亮的数字管段。在 `always` 块中，使用 `case` 语句将输入的数字转换为要显示的数字管段。最后，将数字管段赋值给 `segments` 输出。