--计数器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity jsq is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; count : out STD_LOGIC_VECTOR (3 downto 0)); end jsq; --声明了一个名为 "cnt" 的信号，它的数据类型是整数类型，取值范围是 0 到 15，初始值为 0。 architecture Behavioral of jsq is signal cnt : integer range 0 to 15 := 0; begin process(clk, rst) begin if rst = '1' then cnt <= 0; elsif rising_edge(clk) then if cnt = 15 then cnt <= 0; else cnt <= cnt + 1; end if; end if; end process; -- 将 cnt 的值转换为一个 4 位的 std_logic_vector count <= std_logic_vector(to_unsigned(cnt, 4)); end Behavioral;改成同步置零

修改后的代码如下所示：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity jsq is
    Port ( clk   : in STD_LOGIC;
           rst   : in STD_LOGIC;
           count : out STD_LOGIC_VECTOR (3 downto 0));
end jsq;

architecture Behavioral of jsq is
    signal cnt : integer range 0 to 15 := 0;
begin
    process(clk)
    begin
        if rising_edge(clk) then
            if rst = '1' then
                cnt <= 0;
            elsif cnt = 15 then
                cnt <= 0;
            else
                cnt <= cnt + 1;
            end if;
        end if;
    end process;

    count <= std_logic_vector(to_unsigned(cnt, 4));
end Behavioral;

修改后的代码中，将 `rst` 信号的条件加入了时钟沿的敏感列表中，使得在时钟上升沿的时候可以进行同步置零操作。同时，当计数器的值达到上限时，也会进行同步置零。