module fredevider100(clk,clk_div); input clk; output clk_div; reg [N-1:0] count; reg div_reg; parameter N=50; always @(posedge clk) begin if (count == (N-1)/2) begin div_reg <= ~div_reg; count <= count + 1'b1 ; end else if ( count == (N-1) ) begin count <= 0 ; div_reg <= ~div_reg; end else count <= count + 1'b1 ; end assign clk_div = (N == 1)?clk:div_reg ; endmodule代码逐行注释

module fredevider100(clk,clk_div);  // 定义一个模块，包含输入时钟和输出分频后的时钟
  input clk;  // 输入时钟
  output clk_div;  // 输出分频后的时钟
  reg [N-1:0] count;  // 定义一个寄存器 count，用于计数
  reg div_reg;  // 定义一个寄存器 div_reg，用于控制时钟分频
  parameter N=50;  // 定义一个常量 N，表示分频系数，默认为 50
  always @(posedge clk)  // 在时钟上升沿触发 always 块
  begin
    if (count == (N-1)/2)  // 如果计数器 count 等于 (N-1)/2，即达到分频系数的一半
      begin
        div_reg <= ~div_reg;  // 取反分频寄存器
        count <= count + 1'b1 ;  // 计数器加 1
      end
    else if ( count == (N-1) ) // 如果计数器 count 等于分频系数减 1，即达到分频系数
      begin
        count <= 0 ;  // 计数器清零
        div_reg <= ~div_reg;  // 取反分频寄存器
      end
    else  // 如果计数器 count 小于分频系数减 1的一半
      count <= count + 1'b1 ;  // 计数器加 1
  end
  assign clk_div = (N == 1)?clk:div_reg ;  // 如果分频系数为 1，则直接输出输入时钟；否则输出分频后的时钟
endmodule

这是一个分频器模块，可以将输入时钟分频为指定分频系数的时钟。当分频系数为偶数时，输出的时钟频率为输入时钟频率的一半；当分频系数为奇数时，输出的时钟频率为输入时钟频率的 (N+1)/2 分之一，其中 N 为分频系数。