verilog case

Verilog中的case语句用于根据选择变量的不同值执行不同的操作。它类似于C语言中的switch语句。

下面是一个Verilog中case语句的示例：

module my_module (
  input [1:0] sel,
  output reg [3:0] out
);

always @(*) begin
  case(sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    2'b10: out = 4'b0100;
    2'b11: out = 4'b1000;
    default: out = 4'b1111;
  endcase
end

endmodule

在上面的示例中，我们定义了一个模块，该模块具有两个输入（sel）和一个输出（out）。当sel的值为00、01、10或11时，out的值将分别设置为0001、0010、0100或1000。如果sel的值不属于这些情况，则out的值将被设置为1111。

需要注意的是，在Verilog中，case语句中的选择变量必须是有限的值集合，否则编译器会产生警告。