module shizhongfenpin( input clk, input clr, output reg div_clk, output reg [27:0] cnt ); parameter flag=28'd5000000; always@(posedge clk or posedge clr) begin if(clr==1) begin cnt<=0; div_clk<=0; end else if(cnt==flag/2-28'd1) begin cnt<=0; div_clk<=~div_clk; end else begin cnt<=cnt+1; div_clk<=div_clk; end end endmodule

这段Verilog代码实现了一个时钟分频器模块，输入时钟信号clk和清零信号clr，输出分频后的时钟信号div_clk和计数器值cnt。

其中，参数flag指定了分频器的分频值，这里设置为5000000，即将输入时钟信号分频为5000000分之一。计数器cnt的位宽为28位，能够表示0到2^28-1范围内的整数。

在always块中，当clr信号为1时，计数器cnt和分频后的时钟信号div_clk均被置为0；当计数器cnt的值达到分频值的一半减1时，计数器被清零，分频后的时钟信号div_clk取反，实现了分频器的功能。