分频器如何实现1/2、1/4、1/8的分频举例说明

时钟分频器可以通过计数器实现不同的分频倍数。下面以分频器实现 1/2、1/4、1/8 为例进行说明。

1. 实现 1/2 分频

实现 1/2 分频的时钟分频器可以使用 D 触发器实现。D 触发器的输出就是分频后的时钟信号。具体实现如下：

module clk_divider(input clk, output reg clk_out);

    always @(posedge clk)
    begin
        clk_out <= ~clk_out;
    end

endmodule

当时钟信号的上升沿到来时，输出时钟信号就会反转一次，从而实现 1/2 的分频。

2. 实现 1/4 分频

实现 1/4 分频的时钟分频器可以使用一个 2 位计数器实现。计数器的初始值为 2'b01，每当计数器为 2'b00 时，就重新分频，并且反转输出时钟信号的电平。计数器每个时钟周期递减，直到计数器为 2'b00。具体实现如下：

module clk_divider(input clk, output reg clk_out);

    reg [1:0] cnt = 2'b01;

    always @(posedge clk)
    begin
        if(cnt == 2'b00)
        begin
            clk_out <= ~clk_out;
            cnt <= 2'b01;
        end
        else
        begin
            cnt <= cnt - 1'b1;
        end
    end

endmodule

当计数器为 2'b00 时，说明计数器已经递减到了 0，此时重新分频，并且反转输出时钟信号的电平。否则，计数器每个时钟周期递减 1。

3. 实现 1/8 分频

实现 1/8 分频的时钟分频器可以使用一个 3 位计数器实现。计数器的初始值为 3'b001，每当计数器为 3'b000 时，就重新分频，并且反转输出时钟信号的电平。计数器每个时钟周期递减，直到计数器为 3'b000。具体实现如下：

module clk_divider(input clk, output reg clk_out);

    reg [2:0] cnt = 3'b001;

    always @(posedge clk)
    begin
        if(cnt == 3'b000)
        begin
            clk_out <= ~clk_out;
            cnt <= 3'b001;
        end
        else
        begin
            cnt <= cnt - 1'b1;
        end
    end

endmodule

当计数器为 3'b000 时，说明计数器已经递减到了 0，此时重新分频，并且反转输出时钟信号的电平。否则，计数器每个时钟周期递减 1。