用verilog写一个带同步复位的d触发器

下面是一个带同步复位的 D 触发器的 Verilog 代码：

module dff_reset(input clk, reset, input d, output reg q);

    always @(posedge clk)
    begin
        if (reset)
            q <= 0;
        else
            q <= d;
    end

endmodule

在这个代码中，`clk` 是输入时钟信号，`reset` 是输入的同步复位信号，`d` 是输入数据信号，`q` 是输出的触发器输出信号。

在时钟上升沿时，如果 `reset` 为 1，则将 `q` 强制为 0；否则，将 `q` 赋值为输入数据信号 `d`。这样，就实现了一个带同步复位的 D 触发器。