将连续发送的150个一位串行数据转为并行十位数据存到memory变量中的Verilog代码

以下是将连续发送的150个一位串行数据转为并行十位数据存到memory变量中的Verilog代码：

module serial_to_parallel (
  input clk,
  input reset,
  input serial_in,
  output reg [9:0] memory [0:149]
);

reg [7:0] count = 0;
reg [9:0] parallel_in = 0;

always @(posedge clk) begin
  if (reset) begin
    count <= 0;
    parallel_in <= 0;
    memory <= {150{10'b0}};
  end else begin
    if (count == 0) begin
      parallel_in <= serial_in;
    end else begin
      parallel_in <= {parallel_in[8:0], serial_in};
    end
    count <= count + 1;
    if (count == 9) begin
      memory[count-9][count/10] <= parallel_in;
      count <= 0;
    end
  end
end

endmodule

说明：

- 模块实现了一个串行数据到并行数据的转换器，每次输入一位串行数据，输出一组十位并行数据，共有150组数据。
- 输入端口包括时钟信号clk、复位信号reset和串行输入数据serial_in。
- 输出端口为memory，是一个一维数组，共有150个元素，每个元素为一个10位的十进制数，表示存储的并行数据。
- 代码采用计数器实现，每输入一位串行数据count加1，当count等于9时，将当前并行数据存储到memory中，并将count重置为0。
- 代码中使用了一个状态变量parallel_in，用于暂存当前的并行数据。当count为0时，直接将串行输入数据存放到parallel_in中。当count不为0时，将当前串行输入数据添加到parallel_in的最低位，得到更新后的并行数据。
- 在reset信号为1时，将所有变量和memory数组清零。