verilog while循环

在 Verilog 中，可以使用 `while` 关键字来实现循环。`while` 循环的基本语法如下：

while (condition) begin
  // 循环体语句
end

`condition` 是一个逻辑表达式，如果其值为真，则执行循环体语句。如果其值为假，则跳过循环体语句直接执行 while 循环后面的语句。

下面是一个简单的例子，演示如何使用 `while` 循环在 Verilog 中实现累加：

module adder(
  input [3:0] a,
  input [3:0] b,
  output [4:0] sum
);

  reg [4:0] temp_sum;
  integer i;

  always @* begin
    temp_sum = a + b;
    i = 0;
    while (temp_sum > 0) begin
      if (temp_sum[0] == 1) begin
        sum[i] = 1;
      end else begin
        sum[i] = 0;
      end
      temp_sum = temp_sum >> 1;
      i = i + 1;
    end
  end

endmodule

在上述代码中，`while` 循环的条件是 `temp_sum > 0`，即当 `temp_sum` 的值大于 0 时执行循环体语句。在循环体语句中，我们依次将 `temp_sum` 的二进制位的值存储到 `sum` 变量中，然后将 `temp_sum` 右移一位，继续判断下一个二进制位的值。最后，`i` 记录了 `sum` 变量中存储的二进制位数目，即 `sum` 变量的宽度。