写一个显示时分秒的数字钟VHDL代码

下面是一个简单的显示时分秒的数字钟VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity digital_clock is
    port(
        clk : in std_logic;
        reset : in std_logic;
        hour : out std_logic_vector(3 downto 0);
        minute : out std_logic_vector(5 downto 0);
        second : out std_logic_vector(5 downto 0)
    );
end digital_clock;

architecture behavior of digital_clock is
    signal sec_cnt : integer range 0 to 59 := 0;
    signal min_cnt : integer range 0 to 59 := 0;
    signal hr_cnt : integer range 0 to 23 := 0;
begin

    process(clk, reset)
    begin
        if reset = '1' then
            sec_cnt <= 0;
            min_cnt <= 0;
            hr_cnt <= 0;
        elsif rising_edge(clk) then
            sec_cnt <= sec_cnt + 1;
            if sec_cnt = 60 then
                sec_cnt <= 0;
                min_cnt <= min_cnt + 1;
                if min_cnt = 60 then
                    min_cnt <= 0;
                    hr_cnt <= hr_cnt + 1;
                    if hr_cnt = 24 then
                        hr_cnt <= 0;
                    end if;
                end if;
            end if;
        end if;
    end process;

    hour <= std_logic_vector(to_unsigned(hr_cnt, 4));
    minute <= std_logic_vector(to_unsigned(min_cnt, 6));
    second <= std_logic_vector(to_unsigned(sec_cnt, 6));

end behavior;

该代码使用了三个输出端口，分别对应小时、分钟和秒钟。在时钟的上升沿触发计数器，通过计数器的值来更新输出端口的值。当秒钟计数器累加到60时，将分钟计数器加1；当分钟计数器累加到60时，将小时计数器加1；当小时计数器累加到24时，将其重置为0。注意，在上电复位时，所有计数器都将初始化为0。

以上是一个简单的数字钟VHDL代码，你可以根据自己的需求进行修改和扩展。