写一个半加器的VHDL代码

以下是一个半加器的VHDL代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity half_adder is
    Port ( a : in STD_LOGIC;
           b : in STD_LOGIC;
           sum : out STD_LOGIC;
           carry : out STD_LOGIC);
end half_adder;

architecture Behavioral of half_adder is
begin
    sum <= a XOR b;
    carry <= a AND b;
end Behavioral;

在这个代码中，我们定义了一个名为`half_adder`的实体（entity），这个实体有两个输入端口（`a`和`b`）和两个输出端口（`sum`和`carry`）。在体系结构（architecture）中，我们定义了一个行为（Behavioral）模型来描述半加器的行为。在这个模型中，我们使用异或门（XOR）来计算输入位的和，并使用与门（AND）来计算进位（carry）位。