用case语句完成半加器描述

半加器（Half Adder）是一种简单的数字电路，用于实现两个二进制数位的加法运算。半加器有两个输入，分别是加数（A）和被加数（B），以及两个输出，分别是和（S）和进位（C）。和（S）是输入位相加后产生的结果，进位（C）是当两个输入位相加产生进位时的输出。

使用case语句描述半加器，可以在Verilog或VHDL这样的硬件描述语言中实现。以Verilog为例，下面是一个半加器的实现：

module half_adder(
    input A,  // 加数
    input B,  // 被加数
    output S, // 和
    output C  // 进位
);

    // 使用case语句描述半加器的逻辑
    always @ (A or B) begin
        case ({A, B})
            2'b00: begin
                S = 0;
                C = 0;
            end
            2'b01: begin
                S = 1;
                C = 0;
            end
            2'b10: begin
                S = 1;
                C = 0;
            end
            2'b11: begin
                S = 0;
                C = 1;
            end
        endcase
    end

endmodule

在这个Verilog代码块中，`always`块内的`case`语句根据输入A和B的不同组合来设置和（S）和进位（C）的值。加数A和被加数B被拼接成一个两位的二进制数，这个二进制数作为`case`语句的选择条件。