半加器EDA波形代码

半加器是数字电路中最基础的逻辑门之一，用于实现两个二进制位的相加，结果只有0或1。在电子设计自动化（EDA）中，使用Verilog或 VHDL 等硬件描述语言编写半加器的波形代码，可以模拟它的行为和输出。

以下是一个简单的Verilog代码示例，用来描述半加器的逻辑：

module half_adder (
    input wire A,   // 输入A
    input wire B,   // 输入B
    output reg Sum,  // 输出和
    output reg Carry // 输出进位
);

// 半加器函数
always @(posedge clock) begin
    if (reset) begin
        Sum <= 0;
        Carry <= 0;
    end else begin
        Sum <= A ^ B; // 异或门实现相加
        Carry <= (A & B); // 与门实现进位条件
    end
end

// 波形显示，假设clock是系统时钟输入
initial begin
    $monitor("Clock: %d, A: %b, B: %b, Sum: %b, Carry: %b", $time, A, B, Sum, Carry);
    #1000 $finish;
end

endmodule

在这个代码中，`always @(posedge clock)`部分表示在时钟上升沿触发的事件中执行操作。`Sum`和`Carry`作为reg类型，意味着它们可以被连续赋值。`$monitor`用于实时打印波形信息。