verilog半加器

以下是Verilog半加器的代码实现：

module half_add(
    input A, B, // 两输入
    output sum, cout // 加法结果和进位输出
);
    assign sum = A ^ B; // 异或运算得到和
    assign cout = A & B; // 与运算得到进位
endmodule

以上代码中，`A`和`B`是半加器的两个输入，`sum`是半加器的输出和，`cout`是半加器的进位输出。半加器的实现非常简单，只需要对输入进行异或运算得到和，对输入进行与运算得到进位即可。