一位半加器verilog及仿真

一位半加器的Verilog代码和仿真如下：

Verilog代码：

module half_adder(
    input A,
    input B,
    output Sum,
    output Carry
);

assign Sum = A ^ B;
assign Carry = A & B;

endmodule

仿真代码：

module half_adder_tb();

reg A;
reg B;
wire Sum;
wire Carry;

half_adder uut(
    .A(A),
    .B(B),
    .Sum(Sum),
    .Carry(Carry)
);

initial begin
    A = 0;
    B = 0;
    #10;
    A = 0;
    B = 1;
    #10;
    A = 1;
    B = 0;
    #10;
    A = 1;    B = 1;
    #10;
    $finish;
end

endmodule

仿真结果：

Time A B Sum Carry
0    0 0 0   0
10   0 1 1   0
20   1 0 1   0
30   1 1 0   1

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