拨码开关拨上一 次，数值加 1，由数码管显示输出。

好的，这个问题需要用到 Verilog HDL 进行设计。以下是一个简单的 Verilog 代码示例，可实现拨码开关拨上一次，数值加 1，由数码管显示输出的功能：

module counter(
    input clk, // 时钟信号
    input reset, // 复位信号
    input [7:0] switch, // 拨码开关输入信号
    output reg [3:0] seg // 数码管输出信号
);

reg [7:0] cnt; // 计数器

always @(posedge clk) begin
    if (reset) begin
        cnt <= 0;
    end else if (switch[0]) begin // 拨码开关第 0 位为 1
        cnt <= cnt + 1;
    end
end

decoder decoder_inst(
    .in(cnt), // 数码管输入信号
    .out(seg) // 数码管输出信号
);

endmodule

module decoder(
    input [7:0] in, // 数码管输入信号
    output reg [3:0] out // 数码管输出信号
);

always @(*) begin
    case (in)
        8'h00: out <= 4'b1111; // 数字 0
        8'h01: out <= 4'b0110; // 数字 1
        8'h02: out <= 4'b1101; // 数字 2
        8'h03: out <= 4'b1110; // 数字 3
        8'h04: out <= 4'b0111; // 数字 4
        8'h05: out <= 4'b1011; // 数字 5
        8'h06: out <= 4'b0011; // 数字 6
        8'h07: out <= 4'b1111; // 数字 7
        8'h08: out <= 4'b0000; // 数字 8
        8'h09: out <= 4'b1011; // 数字 9
        default: out <= 4'b1111; // 显示空
    endcase
end

endmodule

该代码包括两个模块：`counter` 和 `decoder`。`counter` 模块用于计数和控制数码管的输出，`decoder` 模块用于将数字转换为数码管的输出。

在 `counter` 模块中，输入信号包括时钟信号 `clk`，复位信号 `reset` 和拨码开关输入信号 `switch`，输出信号为数码管输出信号 `seg`。计数器 `cnt` 初始值为 0，当拨码开关输入信号第 0 位为 1 时，计数器 `cnt` 加 1。数码管输出信号 `seg` 通过调用 `decoder` 模块实现。

在 `decoder` 模块中，输入信号为数码管输入信号 `in`，输出信号为数码管输出信号 `out`。使用 `case` 语句实现将数字转换为数码管的输出。

需要注意的是，该代码仅作为示例，具体实现方式可能因硬件平台和具体需求而不同。