用标准VHDL语言实现一个四位二进制加法计数器

以下是一个简单的四位二进制加法计数器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;

entity binary_counter is
    port(
        clock   : in std_logic;
        reset   : in std_logic;
        enable  : in std_logic;
        count   : out std_logic_vector(3 downto 0)
    );
end binary_counter;

architecture behavioral of binary_counter is
    signal temp_count : std_logic_vector(3 downto 0);
begin
    process(clock, reset)
    begin
        if (reset = '1') then
            temp_count <= "0000";
        elsif rising_edge(clock) then
            if (enable = '1') then
                temp_count <= std_logic_vector(unsigned(temp_count) + 1);
            end if;
        end if;
    end process;

    count <= temp_count;
end behavioral;

该计数器包括四个输入：时钟(clock)、复位(reset)、使能(enable)和四位输出(count)。在时钟上升沿时，如果使能使能(enable)为高电平，则计数器将增加1。如果复位(reset)为高电平，则计数器将被重置为0。