uvm怎么在sequencer上设置默认sequence
时间: 2023-12-17 19:03:29 浏览: 82
在 UVM 中,可以通过在 Sequencer 上设置 `default_sequence` 参数来指定默认的 Sequence。默认情况下,如果在执行一个 Transaction 之前没有指定要执行的 Sequence,则会自动执行默认的 Sequence。
下面是一个在 Sequencer 上设置默认 Sequence 的例子:
```systemverilog
class my_sequencer extends uvm_sequencer #(my_sequence_item);
`uvm_component_utils(my_sequencer)
function new(string name, uvm_component parent);
super.new(name, parent);
endfunction
// 设置默认 Sequence
function void set_config_defaults();
default_sequence = my_sequence::type_id::create("default_sequence");
endfunction
endclass
```
在这个例子中,`set_config_defaults()` 方法用来设置默认 Sequence。这里我们创建了一个名为 `default_sequence` 的 `my_sequence` Sequence,它将作为默认 Sequence。当我们在执行 Transaction 时没有指定要执行的 Sequence 时,就会自动执行这个默认 Sequence。
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