uvm set sequencer
时间: 2023-07-08 19:45:55 浏览: 242
UVM学习ppt
可以通过以下代码来设置UVM中的Sequencer:
```verilog
my_test_seqr = my_test_env.my_seqr; // 获取Sequence实例
my_test_seqr.set_sequence_state(UVM_CREATED); // 设置Sequence状态为CREATED
my_test_seqr.set_sequencer(my_test_seqr_sequencer); // 设置Sequence的Sequencer
```
其中,`my_test_seqr`为要设置的Sequence实例,`my_test_env`为Sequence所在的测试环境,`my_seqr`为测试环境中的Sequencer实例,`my_test_seqr_sequencer`为要设置的Sequencer实例。
阅读全文