verilog module先设置含参变量再定义引脚怎么写

以下是一个示例代码，其中module的名称为example，包含一个参数parameter1和两个输入引脚input1和input2以及一个输出引脚output1：

module example #(parameter parameter1 = 8) (
    input input1,
    input input2,
    output output1
);

// 然后在module内部可以使用parameter1这个参数
// ...

endmodule