uvm check phase 使用实例

时间: 2024-03-27 14:40:04 浏览: 299
UVM中的Check Phase是用于检查测试结果的阶段,通常在run_phase()函数执行完毕后调用。在此阶段中,我们可以对测试结果进行分析、比较和验证,以确定测试是否通过。 下面是一个简单的UVM Check Phase的使用实例: ```systemverilog class my_checker extends uvm_component; // ... virtual function void check_phase(uvm_phase phase); super.check_phase(phase); // 检查测试结果 if (result != expected_result) begin `uvm_error("CHECK_ERROR", $sformatf("Test failed! Expected result: %d, Actual result: %d", expected_result, result)) end else begin `uvm_info("CHECK_PASS", $sformatf("Test passed! Result: %d", result), UVM_LOW) end endfunction endclass ``` 在上述代码中,my_checker类继承自uvm_component类,并重载了check_phase()虚拟函数。在check_phase()函数中,我们可以对测试结果进行检查,并根据结果输出相应的信息。在函数中,我们首先调用了super.check_phase()函数,以确保父类的check_phase()函数也能够被正确执行。 在实际使用中,我们可以将my_checker组件作为UVM测试环境中的一个子组件,并将其加入到UVM Test Bench中。在run_phase()函数执行完毕后,UVM会自动调用my_checker组件的check_phase()函数,以检查测试结果并输出相应信息。
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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

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